关于FPGA外部的DDR3 DRAM怎么回事

延迟应该是几个时钟周期，具体取决于拥塞（有很多块试图同时访问RAM并不罕见）。
RAM不是双端口;
只有一组数据线，它们用于发送和接收数据。

@maheshkumar0459ddr通常设置事务的延迟很大但是（地址，ras，cas等）但是一旦设置了事务并且银行开放读取和写入每个周期就会发生一个字（直到你必须打开另一个银行等）
）。
因此顺序访问非常快，但随机访问需要更多时间。
正如另一张海报所说，ddr是单端口，所以你一次只能读或写。
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感谢您的快速答复。
我不明白“因此顺序访问非常快，但随机访问需要更多时间。”
这是什么意思？？
我想在一个循环中编写一个元素并在下一个循环中读取它。
这可能吗？？？
有人说写大块数据并读取相同的内容，是否需要写入更多数据并读取？
我的DDR3时钟频率是167 MHz，但我运行的是40 MHz和125 MHz等......是否需要以167 MHz运行？
这是强制性的标准吗？