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FPGA怎么对引脚进行分块？DDR3与FPGA的引脚连接

FPGA如何对引脚进行分块？是由VCC的电压不同进行自行设计分块？还是每个块的引脚都是固定的？
在进行DDR3与FPGA的硬件连接时，由FPGA的芯片手册得采用SSTL_15电压标准，即VDDQ=1.5V；但我看了一篇FPGA的DDR3 IP核例化文章，上面写FPGA的BANK1,3连接外部存储控制器（如下图，且只有四个BANK），所以要将DDR3连接在BANK3上。所以DDR3如何与FPGA芯片连接，是自己选择接口进行分块。再将该块上的VDDQ设置为1.5V，进行SSTL_15设置？还是只能连接在BANK1,3上且FPGA的分块是固定的

微信图片_20211129160507.png

回帖（3）

CDCNKA

2021-11-29 18:50:17

看看有没有大神来解答一下

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卿小小_9e6

2021-11-29 20:56:20

第二种方式，并且你的FPGA只能选择BANK1或者BANK3，或者同时使用。
//------
设定好BANK之后，在分配引脚时需要设置对应的引脚电平。SSTL15是addr电平，SSTL15_T_DCI是data电平。
//------
如果不接DDR3，BANK1或者BANK3可以当做普通IO来用。

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aa

2021-12-10 17:45:19

第二种方式，并且你的FPGA只能选择BANK1或者BANK3，或者同时使用。
//------
设定好BANK之后，在分配引脚时需要设置对应的引脚电平。SSTL15是addr电平，SSTL15_T_DCI是data电平。
//------
如果不接DDR3，BANK1或者BANK3可以当做普通IO来用。

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