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redseagull
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请问ddr3的输入时钟稳定度需要多少ppm?
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我输入125兆时钟给
FPGA
，经过FPGA内部的PLL产生300兆的时钟给FPGA内部的DDR3控制硬核，但是现在发现对外部ddr3的读写数据不稳定。请问各位专家，ddr3的时钟频率稳定度需要多少PPM以内？对输入时钟的jitter有要求吗？
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（2）
redseagull
2018-5-12 06:43:29
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redseagull
2018-5-14 06:33:00
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