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AD2S1210&EVAL-AD2S1210EDZ应用中SCLK波形在拉高的时0.7V左右

本人使用EVAL-AD2S1210EDZ 配合 ti的一个评估板进行AD2S1210的调试，使用官方提供的驱动例程，发现只要WR脚拉低，SCLKSDISDO就会呈现如下情况：

本来应该是拉高（如果断开WR），SCLK为3.3V，一旦接通WR，SCLK的波形虽然正确，但是在拉高的时候是0.7V（稳定）左右

请问是哪些原因可能造成这个问题

回帖（3）

李正茂

2018-11-7 09:35:05

您是说SCLK的高电平在WR接通的时候变成了0.7V？
请测量一下芯片各个电源处的电流是多少，是否在手册规定的范围内。
另外，发送一下您的原理图，帮您检查一下。另外，您也可以自己检查一下AD2S1210和TI的评估板连接时数字通道是否连接正确。

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刘嘉佳

2018-11-7 09:42:25

您好，请问你现在还在用AD2S1210芯片吗？我现在读取寄存器有问题，配置激励信号频率也和官网给的结果不一样，我按照例程设置串行通讯，SOE拉低，设置CS WR SMPL A0A1 DB13 14 ,我这样操作是否正确？

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黄鸿江

2018-11-7 09:56:01

引用: Ybonnie 发表于 2018-11-7 10:47
您好，请问你现在还在用AD2S1210芯片吗？我现在读取寄存器有问题，配置激励信号频率也和官网给的结果不一样，我按照例程设置串行通讯，SOE拉低，设置CS WR SMPL A0A1 DB13 14 ,我这样操作是否正确？

你好，刚才已经回复你了，请查看，另外进行配置时，A0A1pin需要先进行拉高配置。

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