在7系列FPGA中，MMCM和PLL之间是否有专用的CMT路由？

大家好
在virtex 5 FPGA用户指南ug190中，它说：
“Virtex-5 FPGA中的时钟管理磁贴（CMT）包括两个DCM和一个PLL。在CMT中有专用路由将各种组件耦合在一起。”
在7系列FPGA中，MMCM和PLL之间是否有专用的CMT路由？
我做了两个实验。
在第一个实验中，我使用MMCM来驱动PLL，如下图所示。
此方法有效，但MMCM和PLL不位于相同的时钟区域。
在第二个实验中，我使用PLL来驱动MMCM，如下图所示。
此方法不起作用，并且有两个错误：
错误：PhysDesignRules：2256 - 不支持的MMCME2_ADV配置。
具有补偿模式ZHOLD的MMCME2_ADV comp rd_pll_u / mmcm_adv_inst的CLKIN1引脚上的信号clk_50mhz必须由具有时钟功能的IOB驱动，而不干预非IO组件。
错误：PhysDesignRules：2257 - 不支持的MMCME2_ADV连接。
具有补偿模式ZHOLD的MMCME2_ADV comp rd_pll_u / mmcm_adv_inst的CLKFBIN引脚上的信号rd_pll_u / clkfbout必须由同一MMCME2_ADV上的CLKFBOUT引脚通过BUFG，BUFH或BUFR驱动。
有谁能告诉我为什么？
谢谢。
注意：MMCM和PLL之间没有缓冲区，它们直接连接。