如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？

延迟只能添加到FPGA输入端口。
定义了2个约束。
1.IBUF_DELAY_VALUE  - 可应用于不直接驱动a的任何输入或双向信号
时钟或IOB（输入输出块）寄存器。
值为0到16。
这些值不直接与时间单位相关，而是与额外的缓冲延迟相关。
数据表中提到了这种缓冲延迟。
例如：NET“top_level_port_name”IBUF_DELAY_VALUE = value;
2.IFD_DELAY_VALUE  - 可应用于驱动IOB的任何输入或双向信号（输入
值为0到8.这些值与时间单位不直接相关，而是与额外的缓冲延迟直接相关。
数据表中提到了这种缓冲延迟。
输出块）寄存器。
例如：NET“
希望这可以帮助你......
top_level_port_name“IFD_DELAY_VALUE = value;



以下为原文

Delay can be added only to FPGA input ports.
There are 2 constraints defined.
1. IBUF_DELAY_VALUE - Can be applied to any input or bi-directional signal that is not directly driving a




Ex: NET "top_level_port_name" IBUF_DELAY_VALUE = value;

2. IFD_DELAY_VALUE - Can be applied to any input or bi-directional signal which drives an IOB (Input
Value is 0 to 8. These values do not directly correlate to a unit of time but rather additional buffer delay. This buffer delay is mentioned in datasheets.

Output Block) register.



 


Ex: NET "

Hope this helps you...
top_level_port_name" IFD_DELAY_VALUE = value;

嗨， 
感谢您的快速回复。
我实际上意味着如何通过使用xilinx ISE工具在RTL中添加延迟缓冲器来修复1.56ns的保持时间违规？
此外，有没有什么办法可以通过增加约束文件中特定信号（报告保持时间违规）的输出延迟来解决这个保持时间违规问题？
问候
马赫什



以下为原文

Hi,
   Thanks for the quick reply.  I actually meant how a hold time violation of 1.56ns be fixed by adding delay buffer in RTL using xilinx ISE tool? Also, is there any way we can fix this issue of hold time violation by increasing the output delay of that particular signal (where hold time violation is reported) in constraints file?
 
Regards
Mahesh

你不能增加输出延迟，即obuf。



以下为原文

you cant add delay to outputs i.e. obuf.

嗨克里希纳，你能不能再详细说明你的答案了。
就像将输出延迟插入的语法一样。
你能帮我举个例子吗？关心马赫什



以下为原文

Hi Krishna,
         Can you please eloborate your answer little bit more. Like what is the syntax for inserting delays to outputs. Can you help me with an example?
Regards
Mahesh