请问XIlinx FPGA如何实现FPGA内部的时序约束？

大家好
我正在使用Virtex5 FPGA，我在设计中添加了一个OFFSET IN约束，如下所示。
NET“Sysclk”TNM_NET =“Sysclk”;
tiMESPEC“TS_Sysclk”= PERIOD“Sysclk”16 ns HIGH 50％;
OFFSET = IN 5 ns有效16 ns在“Sysclk”之前;
我的问题是：
Virtex5 FPGA如何通过路由资源，IDELAY或其他方式实现5 ns延迟？
谢谢。
克里斯