ad9914当把sync_clk使能至为'1'时，用示波器测得该时钟输出偏置在3.3v上

     1：我现在配置ad9914为program modulus模式，配置寄存器模式为并口模式（配置模式的四个管脚为“0000”）当把sync_clk使能至为'1'时，用示波器测得该时钟输出偏置在3.3v上，但幅度很小，只有300mv左右，请问这输出是正确的吗？像这种反馈时钟的电平标准是否是lvcmos3.3v电平标准？
     2：关于杂散问题。如现在ad9914的时钟为3.5GHz，输出500MHz的点频，其与二次谐波1GHz处的杂散为-48dBc，向右偏移1MHz，输出501MH后，再偏回500MHz的点频，此时其与二次谐波1GHz处的杂散变为-54dBc，请问出现这种现象是什么原因？即其杂散情况会变化。我外部的控制芯片为FPGA,是否是由外部的开关噪声引起的？