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jackielee2012

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[问答]

菜鸟求助,for循环不能仿真,求解决方法

菜鸟求助!!
为了将一个32位数组中的内容缓存到一个8位数组中,代码如下。
reg [7:0] BF [15'h7fff:0];
for(j=0,i=0;j<192;j=j+1)
begin
BF<=data[31:24];    //data是这个数组reg[31:0] memory [13'h1fff:0]的值
BF[i+1]<=data[23:16];
BF[i+2]<=data[15:8];
BF[i+3]<=data[7:0];
  end
这个for循环应该怎么改,才能仿真
Error:(vlog-60Enhanced FORloop is not enabled for verilog

回帖(4)

z00

2014-5-27 13:47:18
for(j=0,i=0;j<192;j=j+1)
修改成
for(int j=0,i=0;j<192;j=j+1)
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jackielee2012

2014-5-27 21:59:54
引用: z00 发表于 2014-5-27 13:47
for(j=0,i=0;j

修改后出现这个错误
Error (10839): Verilog HDL error at register.v(23): declaring local loop variables is a SystemVerilog feature


有其他语句可以实现这个功能么?
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1522495332

2014-5-28 21:16:33
要不,把i=0搬到外面试试?
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小工兵

2014-5-29 22:25:30
你这个程序怎么看起来这么像C语言的,都没有有关时钟驱动的语句啊
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