fpga 请教，急

module adsadsddf(rw, co_data,in_data,out_data);
input rw;
input[3:0] co_data ;
output[3:0] in_data;
input[3:0] out_data;
assign in_data=co_data;
assign co_data=rw? 4'bz:out_data;                  
endmodule                                                                        


这段语句，编译是系统说倒数第二句出错，怎么回事，就是这句assign co_data=rw? 4'bz:out_data;