如何实现Altium PCB设计中的内部走线长度？

大家好，
我正在研究我的第一个Kintex7 DDR3接口。
为了实现RAM，我想在PCB上包含长度匹配的封装走线长度。
要获取包延迟信息，我使用了命令（在Vivado中）
link_design -part xc7k325ffg900
write_csv flight_time
我用xc7k325ffg900的IBIS计算sqrt（L x C）计算了确切的内部引脚延迟。
现在我想知道是否有任何解决方案可以在mm或um中获得内部引脚延迟，以实现Altium PCB设计中的内部走线长度。
在较早版本的UG586（2011年3月1日）中，我已经读过，我可以计算出迹线长度，传播延迟为6.5ps / mm。
在这种情况下，我计算了例如跟踪长度。
以这种方式，Bank 33的引脚AA12：
迹线长度=延迟/传播延迟= 66.9ps / 6.5ps / mm = 7.302mm（287,462mil）
现在我想问一下，这是否是以mm或um获得迹线长度的最佳方法？
为了实现DDR3 RAM，我以这种方式继续：
A.内部FPGA延迟ps
B.内部延迟转换为电路板长度（延迟/传播延迟，传播延迟= 6.5ps / mm）
C. PCB上的现有走线长度（直线布线）
D.每条痕量的总等效长度（B + C）
E.对于每个字节组或控制组，我选择最长的等效长度
F.组中的所有其他迹线都延长到相等（E - B）
我希望有人可以帮助我。
最好的祝福，
托比