FPGA设计中的IP内核寄存器在哪里

我看到的唯一复位是verilog（或VHDL），
我看到的唯一寄存器也在向导生成的verilog（或VHDL）中。
请参阅ug480的第83页
Austin Lesea主要工程师Xilinx San Jose
在原帖中查看解决方案

XADC块被安装到您的设计中，
在verilog或VHDL中。
如果你查看代码，你会发现一个重置网（基本上它是一个电线）。
如果你在该信号上加一个'1'，XADC将重置（并将保持复位状态，直到该线回到'0'）。
所有寄存器也在代码中。
如果将这些寄存器连接到某些东西，如果您的设计需要，可以读取或写入它们。
如果不使用寄存器，则会修剪（移除）导线。
仅放置和布线（连接）使用的内容。
它是硬件：它不是微控制器。
Verilog或VHDL不是一个程序。
该代码描述了在硬件中进行的连接。
如果将其余部分连接到重置按钮，按下按钮时它将重置。
Austin Lesea主要工程师Xilinx San Jose

奥斯汀：我使用的是原理图输入，而不是VHDL / VERLOG。
嗯，不完全正确，我有一个BCD到7段显示VHDL，因为它只是一个状态机。
你说我必须骑过这个XADC。
我在哪里/如何添加此VHLD代码？
弗洛伊德克纳普

谢谢奥斯汀，
因此，我可以从您的响应中推断出XADC向导v3.0数据表的表2-4中第17页上引用的软件复位与连接到核心顶级复位端口的信号相同？
我找不到示例设计中表中引用的寄存器。
它们是INIT_40到INIT_5F的寄存器是否相同，还是它们位于其他地方？
萨姆