大家好！
我是Verilog和
FPGA编程的新手。
我正在尝试使用以太网和sma收发器实现两个kc705板之间的连接。
对于以太网，我使用了Tri模式以太网mac IP核，对于板卡连接，我使用了7系列GTX / GTH收发器向导IP核（以太网工作正常）。
GT类型是GTX，TX和RX的线路速率是0.5 Gbps，数据宽度16位参考时钟是200Mhz，对于DRP时钟我到处选择了200Mhz。
因为我使用非常低的线路速率，我只能使用CPLL，但也不能使用QPLL。
现在，当我编程板时，TX端工作正常，我在Chipscope中捕获16位传输数据。
但RX端输出5555h 16位数据没有任何变化，仅为5555h。
当我重置收发器时，RX 16位数据变为0000h，但之后将再次输出5555h。
所以我检查了示例设计。
电路板上的所有时钟都是外部的。
在模拟测试平台中，DRP和Sys时钟的频率为50Mhz。
这是为什么？
我不正确地使用时钟吗？
附：
我没有使用任何协议进行数据传输。
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