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[问答]

使用Vivado和VREF进行项目编译后,VCCO=2.5V

嗨,
我正在开发一个关于Kintex 7 325T的项目。
我在Bank12中放了很多LVDS_25输入,tha银行差不多满了。
项目编译时没有错误但是当我在“Package Pins”表的“Implemented design”部分中查看Bank12的VCCO时,我在VCCO列中看到(Multiple)作为值,我不明白为什么。
我认为它应该是2.5伏特,是否有问题?我使用VFER引脚(AF21)作为I / O引脚,因为我发现在LVDS标准的情况下不需要VREF,可能问题在那里

我是否应该告诉编译器在某处使用VREF引脚作为I / O?Bank15的配置与Bank12非常相似,但在这种情况下我发现VCCO = 2.5V并且我不使用VREF引脚。
谢谢
卢卡加利

回帖(11)

李森

2020-3-6 06:21:23
如果这些银行中唯一的东西是LVDS输入,答案是肯定的。
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
尝试添加网站:www.xilinx.com
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石俊梅

2020-3-6 06:31:47
嗨,
IO被锁定到Bank 12的IO标准是什么?
你能附上显示问题的vivado GUI快照吗?
谢谢,
迪皮卡。
谢谢,迪皮卡.----------------------------------------------
---------------------------------------------- Google之前的问题
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h1654155275.5842

2020-3-6 06:41:28
嗨,
我在Bank12中只使用LVDS_25。
我希望你能在附加的屏幕截图中看到
卢卡
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石俊梅

2020-3-6 06:51:21
嗨,
你能附加IO报告吗?
您可以在.runs - > impl_1 - > .._ io_placed.rpt中找到此报告。
或者您可以在TCL控制台中打开已实施设计并运行report_io命令以生成此报告。
谢谢,
迪皮卡。
谢谢,迪皮卡.----------------------------------------------
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