实现低 EMI 的 PCB 布局设计
以下步骤总结了 DC/DC 稳压器中元器件位置和 PCB 布局的基本准则，以帮助尽可能降低噪声和 EMI 信号。其中一些步骤类似于第 5 部分中针对采用集成 MOSFET 的基于转换器的设计所介绍的步骤。在后续部分，我将提供 PCB 布局案例研究，探讨如何优化降压稳压器 EMI 特性。
- 布线及元器件排布
- 将所有功率级元器件排布在 PCB 顶部。
— 避免将开关节点覆铜和电感放在底部，以免对 EMI 测试装置的基准平面产生辐射。
- 将 VCC 或 BIAS 的旁路电容放置于靠近各自引脚的位置。
— 在将 AGND 引脚与 GND 相连之前，首先电路中连入 CVCC 和 CBIAS 电容。
- 将临近的自举电容与控制器的 BOOT 和 SW 引脚相连接。
— 利用邻近的接地覆铜屏蔽 CBST 电容和开关节点，降低共模噪声。
- GND 平面设计
- 将 PCB 分层板中的第 2 层接地平面尽可能放在靠近顶层功率级元器件的位置，以消除 H 场、降低寄生电感及屏蔽噪声。
- 使用位于顶层与第二层接地平面之间的低 z 轴间距获得最佳映像平面效果。
— 在 PCB 分层规范中将层间距指定为 6 mil。
- 输入和输出电容
- 放置降压稳压器的 CIN，尽量减小将 CIN 连接到功率 MOSFET 所形成的回路面积。对于升压稳压器和 SEPIC 稳压器的 COUT，同样建议如此操作。
— 功率回路分类为横向或纵向，具体取决于电容相对于 MOSFET 的放置位置。
- CIN 和 COUT 的接地返回路径应由集中放置的顶层平面组成。
— 使用多个外部或内部 GND 平面连接 DC 电流路径。
- 使用外壳尺寸为 0402 或 0603 的低等效串联电感 (ESL) 陶瓷电容，并放在 MOSFET 附近，以最大限度地减小功率回路寄生电感。
- 电感和开关节点布局
- 将电感放置在靠近 MOSFET 的位置。
— 尽量减小开关节点覆铜多边形面积，从而尽量避免电容耦合及减小共模电流。覆铜区应仅覆盖电感焊盘并仅占用连接 MOSFET 端子所需的最小面积。
- 使用邻近的接地保护并通过屏蔽限制开关节点噪声。
- 检查电感点位置，确保与开关节点相连的绕组末端位于绕组几何结构内部的底部，由连接到 VOUT（降压稳压器）或 VIN（升压稳压器）的绕组的外层绕线提供屏蔽。
- 选择在封装下方设有端子的电感。
— 避免使用可能产生天线辐射效应的大型侧壁式端子。
- 尽可能使用电场屏蔽电感。将屏蔽端子与 PCB 接地平面相连。
- 栅极驱动器布线
- 将控制器放置在尽可能靠近功率 MOSFET 的位置。
— 连接 HO 和 SW 的栅极驱动器时，应分别采用最小的布线长度和最小的回路面积，直接连接到高侧 MOSFET 栅极和源极端子。
— 将 LO 的栅极驱动器直接连接到接地平面上方的低侧 MOSFET 栅极，并尽量减小介电间距。
— 对栅极驱动器进行正交布线，尽量减少功率回路与栅极回路之间的耦合。
- EMI 管理
- 连接 EMI 滤波器元器件时，应避免由电感和开关节点辐射产生的电场形成耦合。
— 如果 EMI 滤波器与功率级的分隔距离不足，可将 EMI 滤波器放在电路板上转换器的对侧。
- 在 EMI 滤波器下方的所有层上开口，以防寄生耦合路径影响滤波器的衰减特性。
- 根据需要，可添加一个与 CBOOT 串联的电阻（最好小于 10Ω），限制 MOSFET 导通速度，从而降低开关节点电压转换率，减少过冲和振铃。
— 自举电阻会改变驱动电流瞬变率，从而降低 MOSFET 导通期间的开关节点电压和电流转换率。
— 为提高灵活性，可以考虑使用具有栅极驱动器专用源极引脚和漏极引脚的控制器。
- 任何所需的开关节点缓冲电路都应根据每次开关转换时的瞬态电流峰值，占用最小的回路面积。
— 将封装尺寸最小的元器件连接到 SW（通常是电容），尽量降低其天线效应。
- 使用具有内部接地平面的多层 PCB，与双层设计相比，其性能得到显著提升。
— 避免阻断 MOSFET 附近的高频电流路径。
— 屏蔽外壳可覆盖除 EMI 滤波器之外的所有功率级元器件，外壳与 PCB 上的 GND 相连，基本形成了一个带有 PCB 接地平面的法拉第笼。
实现低 EMI 的 PCB 布局设计
以下步骤总结了 DC/DC 稳压器中元器件位置和 PCB 布局的基本准则，以帮助尽可能降低噪声和 EMI 信号。其中一些步骤类似于第 5 部分中针对采用集成 MOSFET 的基于转换器的设计所介绍的步骤。在后续部分，我将提供 PCB 布局案例研究，探讨如何优化降压稳压器 EMI 特性。
- 布线及元器件排布
- 将所有功率级元器件排布在 PCB 顶部。
— 避免将开关节点覆铜和电感放在底部，以免对 EMI 测试装置的基准平面产生辐射。
- 将 VCC 或 BIAS 的旁路电容放置于靠近各自引脚的位置。
— 在将 AGND 引脚与 GND 相连之前，首先电路中连入 CVCC 和 CBIAS 电容。
- 将临近的自举电容与控制器的 BOOT 和 SW 引脚相连接。
— 利用邻近的接地覆铜屏蔽 CBST 电容和开关节点，降低共模噪声。
- GND 平面设计
- 将 PCB 分层板中的第 2 层接地平面尽可能放在靠近顶层功率级元器件的位置，以消除 H 场、降低寄生电感及屏蔽噪声。
- 使用位于顶层与第二层接地平面之间的低 z 轴间距获得最佳映像平面效果。
— 在 PCB 分层规范中将层间距指定为 6 mil。
- 输入和输出电容
- 放置降压稳压器的 CIN，尽量减小将 CIN 连接到功率 MOSFET 所形成的回路面积。对于升压稳压器和 SEPIC 稳压器的 COUT，同样建议如此操作。
— 功率回路分类为横向或纵向，具体取决于电容相对于 MOSFET 的放置位置。
- CIN 和 COUT 的接地返回路径应由集中放置的顶层平面组成。
— 使用多个外部或内部 GND 平面连接 DC 电流路径。
- 使用外壳尺寸为 0402 或 0603 的低等效串联电感 (ESL) 陶瓷电容，并放在 MOSFET 附近，以最大限度地减小功率回路寄生电感。
- 电感和开关节点布局
- 将电感放置在靠近 MOSFET 的位置。
— 尽量减小开关节点覆铜多边形面积，从而尽量避免电容耦合及减小共模电流。覆铜区应仅覆盖电感焊盘并仅占用连接 MOSFET 端子所需的最小面积。
- 使用邻近的接地保护并通过屏蔽限制开关节点噪声。
- 检查电感点位置，确保与开关节点相连的绕组末端位于绕组几何结构内部的底部，由连接到 VOUT（降压稳压器）或 VIN（升压稳压器）的绕组的外层绕线提供屏蔽。
- 选择在封装下方设有端子的电感。
— 避免使用可能产生天线辐射效应的大型侧壁式端子。
- 尽可能使用电场屏蔽电感。将屏蔽端子与 PCB 接地平面相连。
- 栅极驱动器布线
- 将控制器放置在尽可能靠近功率 MOSFET 的位置。
— 连接 HO 和 SW 的栅极驱动器时，应分别采用最小的布线长度和最小的回路面积，直接连接到高侧 MOSFET 栅极和源极端子。
— 将 LO 的栅极驱动器直接连接到接地平面上方的低侧 MOSFET 栅极，并尽量减小介电间距。
— 对栅极驱动器进行正交布线，尽量减少功率回路与栅极回路之间的耦合。
- EMI 管理
- 连接 EMI 滤波器元器件时，应避免由电感和开关节点辐射产生的电场形成耦合。
— 如果 EMI 滤波器与功率级的分隔距离不足，可将 EMI 滤波器放在电路板上转换器的对侧。
- 在 EMI 滤波器下方的所有层上开口，以防寄生耦合路径影响滤波器的衰减特性。
- 根据需要，可添加一个与 CBOOT 串联的电阻（最好小于 10Ω），限制 MOSFET 导通速度，从而降低开关节点电压转换率，减少过冲和振铃。
— 自举电阻会改变驱动电流瞬变率，从而降低 MOSFET 导通期间的开关节点电压和电流转换率。
— 为提高灵活性，可以考虑使用具有栅极驱动器专用源极引脚和漏极引脚的控制器。
- 任何所需的开关节点缓冲电路都应根据每次开关转换时的瞬态电流峰值，占用最小的回路面积。
— 将封装尺寸最小的元器件连接到 SW（通常是电容），尽量降低其天线效应。
- 使用具有内部接地平面的多层 PCB，与双层设计相比，其性能得到显著提升。
— 避免阻断 MOSFET 附近的高频电流路径。
— 屏蔽外壳可覆盖除 EMI 滤波器之外的所有功率级元器件，外壳与 PCB 上的 GND 相连，基本形成了一个带有 PCB 接地平面的法拉第笼。
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