你好，我实际上是通过阅读一本书来学习VHDL，到目前为止一直都很好。
我一直在搞乱modelsim，以模拟书中的一些例子。
现在我想在我的Spartan 3-AN
开发板上开始尝试更实用的东西。我设法使用一些板载开关和LED成功编译并成功运行简单的组合逻辑门。当我尝试合成一些顺序时，问题就开始了。
电路。
以下是在modelsim中完美运行的行为描述：[code] library ieee;使用ieee.std_logic_1164.all;实体模块isPort（CLK_OUT：out STD_LOGIC）;结束模块;架构模块的行为i***eginprocessvariable dummy_var：STD_LOGIC：='0
'; beginwait 10 ns; dummy_var：= not dummy_var; CLK_OUT end process; end Behavioral; [/ code]试图让ISE合成上面的内容我得到以下错误信息：Pack：198 - NCD没有生成。
所有逻辑都从设计中删除。
这通常是由于没有输入或输出PAD连接......好吧，这里发生了什么？顺便说一句，我试图合成的代码缺少等待线路，我认为
FPGA会在那里引入Delta延迟
，因为时钟频率当然不是无限的。我看到FPGA内部的DCM是处理时钟的，但据我所知，我不需要做任何配置。
我需要修改板上的CLKIN信号（调理，乘以ecc ..），在我的情况下应该是50MHz。我是否需要对时钟进行某种配置？
我是否必须在我的VHDL源代码中声明一些相关内容？我知道在互联网上有很多关于此的信息，但此刻我真的迷失了。任何提示都会非常感激。谢谢！
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