Spartan-6的PLL存在问题，特别是输入时钟慢的反馈路径

嗨，
我正在实现LVDS视频流的DeSerializer。
我对PLL_ADV的设置有一些疑问。
我的设计基于XAPP1064，我使用的是XC6SLX16。
我输入时钟的频率是22MHz，SERDES-Ratio是7：1。我不能简单地将时钟乘以7，因为这使我得到154MHz，低于VCO的频率范围（400-1080MHz）。
相反，我乘以21.从462MHz产生的频率很好。
从这个频率我产生四个频率：
- O1是462MHz / 1，我只需要反馈路径
- O2为462MHz / 3 = 154MHz。
这是我的SERDES-Clock驱动De-Serializer逻辑
- O3是462MHz / 21，这是我的输入时钟
- O3为462MHz / 42，这是输入时钟的一半
到目前为止，这只能用于设置PLL_ADV的“INTERNAL”。
我还使用CLKFBOUT-Output并将其路由回CLKFBIN。
现在我想实现与XAPP1064中相同的反馈。
他们使用CLKOUT方法，通过BUFPLL将信号路由到ILOGIC，将SERDES和BUFIO2和BUFIO2FB路由回PLL进行比较。
在我的情况下这是不可能的，因为我的反馈信号是SERDES快速的方法。
现在我该怎么做？
我可以
构建虚拟反馈路径而不触发任何操作
将462MHz路由到我的SERDES并在某处实现/ 3分频器
使用我的官方SDDES-154MHz的时钟作为PLL的反馈。
但是，我如何告诉PLL她的反馈是否分开？
谢谢你的任何想法。
亲切的问候，
基督教