设计的门数是否取决于所使用的语言

b，
不，不是的。
两种语言的门数相同（鉴于RTL描述了相同的设计）。
Verilog可以转换为VHDL（反之亦然）。
两种不同的RTL语言，完全相同。
任何一种编码风格都会极大地影响门数。
Austin Lesea主要工程师Xilinx San Jose
在原帖中查看解决方案



以下为原文

b,
 
No, it does not.  Gate count is the same in either language (given the RTL descibes the same design).  Verilog may be converted to VHDL (and the other way around).  Two different RTL languages, that do exactly the same thing.  Coding style in either will greatly affect gate count.
Austin Lesea
Principal Engineer
Xilinx San JoseView solution in original post

b，
不，不是的。
两种语言的门数相同（鉴于RTL描述了相同的设计）。
Verilog可以转换为VHDL（反之亦然）。
两种不同的RTL语言，完全相同。
任何一种编码风格都会极大地影响门数。
Austin Lesea主要工程师Xilinx San Jose



以下为原文

b,
 
No, it does not.  Gate count is the same in either language (given the RTL descibes the same design).  Verilog may be converted to VHDL (and the other way around).  Two different RTL languages, that do exactly the same thing.  Coding style in either will greatly affect gate count.
Austin Lesea
Principal Engineer
Xilinx San Jose

另一个有趣的选择是SystemVerilog
我认为系统verilog可能更难以优化
许多事情取决于实现的努力



以下为原文

and one more interesting option is SystemVerilog
I think system verilog could be more difficult for optimization
many things depend on realization effort