怎么在PS中产生100Mhz的时钟信号在外部被PL接收

感谢您的回复
我实际上是试图通过将输出驱动到LED来检查时钟频率是否为100Mhz。
我正在使用示波器测量频率，但没有任何效果
你能告诉我实例化是否正确
signal stop_clock：std_logic：='1';
signal hold_clock_low：std_logic：='0';
signal hold_clock_high：std_logic：='0';
ODDR_inst：ODDR通用映射（DDR_CLK_EDGE =>“OPPOSITE_EDGE”， - “OPPOSITE_EDGE”或“SAME_EDGE”INIT =>'0'， -  Q端口的初始值（'1'或'0'）SRTYPE =>“SYNC
“） - 复位类型（”ASYNC“或”SYNC“）端口映射（Q => FX3_CLK， -  1位DDR输出C => Clk_OUT_pin， -  1位时钟输入CE => stop_clock， -  1
位时钟使能输入D1 =>'1'， -  1位数据输入（上升沿）D2 =>'0'， -  1位数据输入（下降沿）R => hold_clock_low， -  1-
位复位输入S => hold_clock_high  -  1位置位输入
在原帖中查看解决方案



以下为原文

Thanks for your reply
 
I actually am trying to check if the clock freq is 100Mhz by driving the output to an LED.
I am measuring the freq using an oscilloscope but nothing worked
 CAN you tell if my instantiation is correct
 
signal stop_clock : std_logic := '1';
  signal hold_clock_low : std_logic := '0';
  signal hold_clock_high : std_logic := '0';
 
 
ODDR_inst : ODDR
       generic map(
          DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE" or "SAME_EDGE"
          INIT => '0',   -- Initial value for Q port ('1' or '0')
          SRTYPE => "SYNC") -- Reset Type ("ASYNC" or "SYNC")
       port map (
          Q => FX3_CLK,   -- 1-bit DDR output
          C => Clk_OUT_pin,    -- 1-bit clock input
          CE => stop_clock,  -- 1-bit clock enable input
          D1 => '1',  -- 1-bit data input (positive edge)
          D2 => '0',  -- 1-bit data input (negative edge)
          R => hold_clock_low,    -- 1-bit reset input
          S => hold_clock_high     -- 1-bit set input
 
View solution in original post

这意味着两件事之一，你没有正确实现设计，或者你没有探测正确的输出引脚。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com



以下为原文

This means one of two things, you did not implement the design correctly or you did not probe the correct output pin.
------Have you tried typing your question into Google?  If not you should before posting.
Too many results?  Try adding site:www.xilinx.com

感谢您的回复
我实际上是试图通过将输出驱动到LED来检查时钟频率是否为100Mhz。
我正在使用示波器测量频率，但没有任何效果
你能告诉我实例化是否正确
signal stop_clock：std_logic：='1';
signal hold_clock_low：std_logic：='0';
signal hold_clock_high：std_logic：='0';
ODDR_inst：ODDR通用映射（DDR_CLK_EDGE =>“OPPOSITE_EDGE”， - “OPPOSITE_EDGE”或“SAME_EDGE”INIT =>'0'， -  Q端口的初始值（'1'或'0'）SRTYPE =>“SYNC
“） - 复位类型（”ASYNC“或”SYNC“）端口映射（Q => FX3_CLK， -  1位DDR输出C => Clk_OUT_pin， -  1位时钟输入CE => stop_clock， -  1
位时钟使能输入D1 =>'1'， -  1位数据输入（上升沿）D2 =>'0'， -  1位数据输入（下降沿）R => hold_clock_low， -  1-
位复位输入S => hold_clock_high  -  1位置位输入



以下为原文

Thanks for your reply
 
I actually am trying to check if the clock freq is 100Mhz by driving the output to an LED.
I am measuring the freq using an oscilloscope but nothing worked
 CAN you tell if my instantiation is correct
 
signal stop_clock : std_logic := '1';
  signal hold_clock_low : std_logic := '0';
  signal hold_clock_high : std_logic := '0';
 
 
ODDR_inst : ODDR
       generic map(
          DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE" or "SAME_EDGE"
          INIT => '0',   -- Initial value for Q port ('1' or '0')
          SRTYPE => "SYNC") -- Reset Type ("ASYNC" or "SYNC")
       port map (
          Q => FX3_CLK,   -- 1-bit DDR output
          C => Clk_OUT_pin,    -- 1-bit clock input
          CE => stop_clock,  -- 1-bit clock enable input
          D1 => '1',  -- 1-bit data input (positive edge)
          D2 => '0',  -- 1-bit data input (negative edge)
          R => hold_clock_low,    -- 1-bit reset input
          S => hold_clock_high     -- 1-bit set input
 

你能告诉我设计的哪一部分可能是错的



以下为原文

Can you tell me which part of the design may be wrong