PLL的环路滤波器带宽与稳定时间的关系原理是什么

在使用ADF4351时，看到环路滤波器的带宽越小，相位噪声越小，但稳定时间越长。我想知道稳定时间与带宽的之间为什么会有这样的关系，具体的原理是什么，另外推荐的带宽为什么是PFD频率的1/10到1/20之间？谢谢

2018-12-13 11:51:55

锁相环的锁定时间与环路带宽成反比
《CMOS PLL synthesizers: analysis and Design》keliu Shu著，里面有讲
带宽选在PFD频率的1/10到1/20之间是为了稳定性考虑，这样锁相环可以无条件稳定

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