请问AD9361的DATA_CLK和ADC COLCK RATE的关系是什么？

@@最近在调试AD9361的BBPLL，目前BB PLL 已经锁定。但不知道DATA_CLK这个时钟怎么配置？和ADC 的采样率有什么关系？
参考时钟为40MHz，配置的ADC CLK=30.72MHz，检查到 0x05E[7]==1，BBPLL锁定。使用CLKOUT引脚输出ADC_CLK/2，用示波器在CLKOUT引脚可以测到15.36MHz的时钟。但是DATA_CLK引脚测得的时钟为1.92MHz，现在不知道DATA_CLK的时钟对不对，该怎么配置？
我想请问一下DATA_CLK和ADC CLK的关系，该如何配置？谢谢！ADI_Wei

云静京

2018-10-16 10:47:50

您好！ADC_CLK 是BBPLL的分频，CLK_OUT是ADC_CLK的整数分频，DATA_CLK是ADC_CLK经过抽取后输出的数据率，有三个HB滤波器和一个FIR滤波器，如果三个HB滤波器都是能，FIR抽取率为2，那么ADC_CLK就是DATA_CLK的16倍。因此，需要根据您需要的数据率，插值率/抽取率，得出ADC_CLK的频率进行设置。具体的RX Digital Filters在地址为0x003, 0x0F5,0x0F6的寄存器中设置。

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pst: 想问下ADC_CLK对DATA-CLK的最大分频是多少呢

王凤英

2018-10-16 11:06:43

引用: dang28 发表于 2018-10-16 10:47
您好！ADC_CLK 是BBPLL的分频，CLK_OUT是ADC_CLK的整数分频，DATA_CLK是ADC_CLK经过抽取后输出的数据率，有三个HB滤波器和一个FIR滤波器，如果三个HB滤波器都是能，FIR抽取率为2，那么ADC_CLK就是DATA_CLK的16倍。因此，需要根据您需要的数据率，插值率/抽取率，得出ADC_CLK的频率进行设置。具体的RX Digital Filters在地址 ...

你好，感谢你的回答！这个我已经弄清楚了，射频信号已经出来了。但是我又遇到了问题，我用DDS产生的单音信号，但在射频口看到有很多谐波还比较大。调试后发现应该是我的模拟基带低通滤波器没有配置，查看技术手册没有找到讲解配置模拟低通滤波器的步骤，我想请问一下模拟的低通滤波器是如何计算和配置的？有没有计算的参考手册或者文档？

云静京

2018-10-16 11:24:47

引用: esgss 发表于 2018-10-16 11:06
你好，感谢你的回答！这个我已经弄清楚了，射频信号已经出来了。但是我又遇到了问题，我用DDS产生的单音信号，但在射频口看到有很多谐波还比较大。调试后发现应该是我的模拟基带低通滤波器没有配置，查看技术手册没有找到讲解配置模拟低通滤波器的步骤，我想请问一下模拟的低通滤波器是如何计算和配置的？有没有计算的参考 ...

您好！

UG-570文档中有滤波器的描述：http://www.analog.com/en/rfif-components/rfif-transceivers/ad9361/products/product.html

点击：Download the complete design file resource package.

这里有滤波器的在Matlab中的仿真工具，可以辅助您理解和设计内部滤波器。
http://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz

王凤英

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云静京

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云静京

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