请问在DDS系统中通过DDS内部倍频得到芯片参考时钟内部倍频是否对输出信号有影响？

在DDS系统中通过DDS内部倍频得到芯片参考时钟，内部倍频是否对输出信号有影响，比如说AD9951采用100M晶振然后芯片内部4倍频得到参考时钟，经过测试，输出信号经过滤波之后存在100M频率分量，总是不能完全抑制，这是什么原因导致的呢？？？

李淑嘉

2018-9-26 14:34:00

通常DDS内部的PLL倍频器是一种有效的系统时钟解决方案，即用低频的晶振经过PLL后可以得到一个高频系统时钟，你提高的例子是400MHz=100MHz*4，这里PLL带宽在2MHz左右， 100MHz的参考进入PLL，参考分频为1, N=4，而且2MHz带宽与100MHz之间有近两个10倍频程。那么100MHz的鉴相频率能量会被低通滤波器衰减。你说滤波后100MHz的频率分量较大，请给出具体数值，另外请发出你的AD9951原理图：包含电源设计以及100MHz晶振电路。

朱梁贡

2018-9-26 14:44:52

引用: VERTEX2016 发表于 2018-9-25 09:56
通常DDS内部的PLL倍频器是一种有效的系统时钟解决方案，即用低频的晶振经过PLL后可以得到一个高频系统时钟，你提高的例子是400MHz=100MHz*4，这里PLL带宽在2MHz左右， 100MHz的参考进入PLL，参考分频为1, N=4，而且2MHz带宽与100MHz之间有近两个10倍频程。那么100MHz的鉴相频率能量会被低通滤波器衰减。你说滤波后100MHz的 ...