经过两周的调试和相关协作单位的配合，这个问题总算解决了，所以在这里把引起这个问题的原因写出来，如果有朋友遇到类似的问题，可以试着从这个角度去查问题。
首先需要说明的是:
1、rapidio链路没有问题，导致该问题出现的原因在于“接收端的POWER PC”的映射的DDR2映射空间被软件限定为"32MB",这样当FPGA发送端数据大于该值一定程度后，就会拉高“io_s_wr_waitrequs”信号对FPGA进行反压;
2、当接收端软件，将DDR2地址窗口扩大后，上述问题现象消失。
经过两周的调试和相关协作单位的配合，这个问题总算解决了，所以在这里把引起这个问题的原因写出来，如果有朋友遇到类似的问题，可以试着从这个角度去查问题。
首先需要说明的是:
1、rapidio链路没有问题，导致该问题出现的原因在于“接收端的POWER PC”的映射的DDR2映射空间被软件限定为"32MB",这样当FPGA发送端数据大于该值一定程度后，就会拉高“io_s_wr_waitrequs”信号对FPGA进行反压;
2、当接收端软件，将DDR2地址窗口扩大后，上述问题现象消失。
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